はじめに


●開設の趣旨
　当サイトは，「VHDLとCPLDによるロジック設計入門」(CQ出版社刊)の読者諸兄への情報提供とちょっとしたサポートのために，著者と協力者によって暫定的に開設したものです．余暇を利用してのサポートにつき，大したことはできませんので予めご承知おきください．とはいえ，微力ながら本書ともども読者諸兄の向学の便に寄与できれば幸いでございます．



　VHDLやFPGAに関する書籍は多数ありますが，これだけCPLDが世の中で使われているにも関わらず，日本語の解説書はほとんどありませんでした．ターゲットをCPLDに絞った解説書としては，本書が「本邦初」といえるでしょう．

●CPLDの外観
　電子機器のプリント基板を見たことがありますか？ちょっと複雑な機器だと，AlteraとかXilinxのロゴの入ったLSIが載っています．それがCPLDやFPGAです．パソコン用インターフェース・カードでも使われていることがあります．
　百聞は一見に如かず．CPLDの外観を見てみましょう．



　これはXilinx社のXC95108XLを1/10インチ(2.54mm)ピッチのユニバーサル基板に実装した写真です．PLCCパッケージなのでユニバーサル基板への実装も容易です．XC9500シリーズは同社オリジナルのCPLDで，古株ながらロング・セラーの製品です．



　こちらは同じくXilinx社のCPLD(XC9572XL)ですが，BGAパッケージの製品です．



　こちらはAltera社のMAX7000シリーズのCPLD(EPM7064)です．これはQFPパッケージですね．



　こちらはAltera社のFLEX10KシリーズのFPGAです．最近のFPGAはたいていCPLDよりピン数が多いのが普通です．

●CPLDのメリット
　CPLDは，TTLやCMOSなどの標準ロジックICと大規模なFPGAの中間的な存在です．標準ロジックやGALなどより複雑なロジックをワンチップに納めることができ，FPGAほど高価ではなく，小さめのCPLDなら1個数百円ぐらいから入手できます．また，PLCCパッケージの製品も入手容易なので，200円ぐらいのソケットを付ければ普通のユニバーサル基板にもポンと実装できます．FPGAでは一般的な外付けコンフィギュレーションROMも不要で，電源をONすればスグに動作開始します．
　こんなに便利で身近な存在になったCPLDを自分の思い通りに使ってみたいと思いませんか？

項目デバイス
CPLDFPGAGALワンチップ・マイコン
プログラマブル・ロジックの規模中大小なし
コンフィギュレーションROM不要必要不要なし
クロック周波数数百MHz数百MHz十数MHzクロックは20M〜50MHz程度
実質的な動作速度高速高速高速遅い
消費電流動作速度による動作速度による動作速度による動作速度による
開発言語HDLコンパイラHDLコンパイラABEL，PALASMなどアセンブラやCコンパイラ
ディジタルＩ/Ｏ数十数〜数十本数十〜数百本十数本十数〜数十本
アナログＩ/Ｏ数なしなしなし付いているものもある
周辺機能自分で書き込む自分で書き込む自分で書き込む内蔵
価格数百円〜数千円〜数百円〜数百円〜
ユニバーサル基板への実装PLCCなら容易変換基板が必要DIPなので容易DIPやPLCCなら容易

●CPLDをVHDLで設計することのメリット
　従来のようにNANDゲートなどのロジック記号を使って設計することもできますが，今や主流は「ハードウェア記述言語」(HDL)を使った設計です．
　HDLには，VHDLのほかVerilogやAHDLがありますが，もっともポピュラーなのはIEEEで標準化されているVHDLです．特定のベンダに依存した言語ではないので，各社からコンパイラやツールを入手できます．開発ツールの多くは，CPLDデバイス・メーカーのホーム・ページからフリー（無料）バージョンを入手して使用できます．
　本書でも述べましたが，VHDLで設計しておけばロジック規模が大きくなりすぎて数個のCPLDが必要になったとしても，ロジックそのものを再設計することなしにFPGAで置き換えることもできます．
　また将来，デバイスが古くなって製造中止になっても，同等のデバイスなり他社のデバイスなりへ容易に移行することができます．なんとならば高速バージョンや低消費電力バージョンや異なるパッケージのバージョンへ容易に移行できます．

項目HDL回路図
VHDLVerilogAHDL
開発ツールテキスト・エディタとコンパイラテキスト・エディタとコンパイラテキスト・エディタとコンパイラ回路図エディタまたは手描き
標準性IEEE標準IEEE標準Altera社独自JISやIEEEの標準
対応デバイス各社あり各社あり1社のみ各社
階層設計可能可能可能可能だが枚数がかさむ
設計変更への対応容易容易容易面倒
将来のデバイスへの対応容易容易容易面倒

●当サイトについて
　当サイトは，「VHDLとCPLDによるロジック設計入門」の著者とその協力者によって開設し，運用しています．当サイトの内容は，CQ出版株式会社とは無関係ですので，当サイトの内容に関して同社へ連絡されることはご遠慮ください．

●免責
　勝手ながら当サイトの掲載内容（掲示板を含む）を利用したことによって生じた損害や障害等の責任は負いかねます．個人の責任でご判断のうえご利用ください．

ホームへ戻る Copyright 2005 CPLD.designerz-net.com